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微系统三维集成技术的发展趋势(一)

发布时间:2020-06-12

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摘要:进入新世纪,微电子的发展进入纳电子/集成微系统时代,人们在继续发展摩尔定律的同时,创新了超越摩尔定律的微系统三维集成技术。介绍了在成像传感、光集成微系统、惯性传感微系统、射频微系统、生 物微系统和逻辑微系统的三维集成技术的新发展,包含MEMS和IC的3D异构集成、具有Si插入器的SiP3D集成和异质3D集成等技术和各自相应的特点,以及在各应用领域所产生的革命性成果。还介绍了微系统三维集成中有关TSV的可靠性研究的zui新进展。

关键词:微系统;3D集成;成像传感;光集成;惯性传感;射频(RF);生 物;多核逻辑电路;芯片上网络;可靠性;异构集成

0   引   言

       纵观世界微技术近120年的发展,经历了机械、电机、真空管、1947年的晶体管发明后的分立器件、1958年的集成电路发明后的微电子,进入新世纪初微技术已由微电子时代跨入纳电子/集成微系统时代:集成电路一方面按照摩尔定律继续按比例缩小尺寸,特征尺寸从90nm/65nm/45nm/32nm/22nm/14nm向10nm进军;同时也创新出超越摩尔定律的微系统集成新技术。微系统集成是由微电子、光电子和微电子机械系统(MEMS)所构成的体系结构以及算法所组成,其基本特征是芯片级的异构三维(3D)集成,比传统的三维微组装技术在体积上缩小至1/100,而性能上提高100倍,因此集成微系统新技术将在信息系统的传感、通信、处理和执行等方面产生革命性的影响。微系统三维集成可采用不同技术,如由微电子、光电子和MEMS实现异构/异质集成,以实现高度集成的多功能微系统,适应在信息的传感、通信、处理和执行等方面的新兴应用中所要求的小尺寸、低成本和高性能的需求。

       微系统3D集成技术的概念始于大规模集成电路的键合和硅穿孔技术(TSV)。1989年,M.Koyanagi[1]首 次提出一个3D大规模集成电路的制造方法,将大规模集成电路的晶圆从背面减薄并键合到另一较厚的大规模集成电路晶圆上;1994年,H.D.Goldberg等人[2]开始把Si晶圆间的键合技术用于MEMS剪切应力传感器;1995年,T.Matsumoto等人[3]提出了采用TSV垂直互连的多层3D大规模集成电路(LSI),并开发了多晶硅TSV技术;1996年,K.H.Yu等人[4]采用基于微凸点的晶圆键合的3D大规模集成电路技术研发了实时微视觉系统。此后人们基于TSV技术开展了3D叠层LSI和3D叠层芯片的研发,以及将该技术应用于成像传感器芯片。2006年,M.Sekiguchi等人[5]开发了低成本的芯片穿孔技术用于CMOS成像传感器,并于2008年将TSV技术首 次用于量产的CMOS成像传感器的产品。经多年的发展,3D集成技术已开始应用于批量生产,如现场可编程门阵列(FPGA)、CMOS图像传感器、有源像素传感器、MEMS谐振器和MEMS加速度计等。

       由于3D集成技术具有低成本、高通量的真空封装和多芯片异构集成等特点,使其成为微系统集成的优选技术。微系统三维集成技术已形成MEMS和IC异构的3D集成、具有插入器的SiP(封装中的微系统)3D集成和异质3D集成等发展路径,近几年在成像传感、光集成微系统、惯性传感微系统、射频微系统、生 物微系统、逻辑微系统等方面的应用创新和可靠性研究有长足进步。微系统时代已经发展了十几年,总结与分析当前微系统三维集成技术的zui新进展,对在“十三五”发展微系统三维集成具有很好的借鉴作用。

1   成像传感

       CMOS成像传感器、制冷和非制冷红外焦平面等均广 泛采用三维集成技术。成像传感器和信号处理集成电路(IC)采用三维集成技术具有四种优势[6]:其一是传感器和IC之间能形成较短和高密度的互连;其二是具有大的填充因子;其三是不同层的器件可独立优化后再集成;其四是允许每一层采用zui适用的制造技术。成像传感采用三维集成技术,可实现高性能、小尺寸和低成本。近几年三维集成技术在成像传感方面的应用创新已有多项成果,正在向计算成像和智能成像传感器微系统的方向发展:采用中空的TSV的低成本的芯片穿孔技术使CMOS成像传感器得以量产;采用数千个高密度TSV垂直互连的背照CMOS图像传感器的像素达800万个并具有240万门的信号处理芯片;采用TSV适当的布局设计和工艺改进,使1.1μm像素的背照式CMOS图像传感器的暗电流等性能改善;采用芯片的金属面对面的三维堆叠技术实现3300万个像素的3D叠层CMOS图像传感器,向计算成像进军;采用短路径混合叠层技术和三级循环结构ADC变换电路实现了1.1μm像元尺寸33M像素的240fps三维叠层CMOS图像传感器;采用晶圆键合和真空封装密封MEMS工艺实现384×288的像素的硅/锗硅量子阱红外微型测辐 射热仪焦平面阵列和采用256×256高密度TSV实现HgCdTe红外焦平面阵列的先进3D混合信号处理器,向智能成像方向发展。

       CMOS成像传感器是低成本TSV技术用于量产的首 款产品[5],其采用8英寸(1英寸=2.54cm)Si晶圆上的芯片穿孔技术,制备垂直互连:采用YAG激光器在Si晶圆的背面并对准Al压块进行消融钻孔;接着采用真空层压设备使环氧树脂薄膜完全填满di一次钻孔并和Si晶圆的背面无气隙层压;和di一次钻孔的中心对准在填充树脂上进行第二次激光钻孔,显露出压块的背面而不能烧蚀金属;然后采用半加成法PCB电镀工艺对Si晶圆背面和钻孔的里面进行图形化电镀。采用该技术的传感器芯片的分辨率为130万个像素,芯片尺寸为6.75mm×8.32mm,输出信号的管脚为67针。随着近几年智能手机市场的强劲增长,手机摄像头需要更加多元化和增加功能。除了通常图像传感器需要的图像质量、速度和下部的传统像素数量之外,应对各种各样的摄影镜头有新功能的更高需求。背照明CMOS图像传感器可避免位于芯片正面的金属互连对入射光的不利影响。2013年,S.Sukegawa等人[7]采用TSV三维集成技术把背照CMOS图像传感器和65nmCMOS逻辑电路进行三维集成,形成1/4英寸800万个像素(像素尺寸1.12μm)的背照叠层CMOS成像传感器,其具有等效240万门的信号处理芯片,而体积仅为传统两维集成芯片的70%(500万门),且能保持好的图像质量。上部的背照CMOS图像传感芯片和下部的CMOS逻辑电路芯片采用具有TSV的连接层以实现互连,是典型的垂直孔型接触。每个芯片的TSV的数量约等于行和列的信号的数量,还包括电源和接地线路,其数量达数千个。比较器和计数器构成了数字相关的二重抽样方案,TSV的寄生电阻和电容的变化被补偿,因此TSV对图像质量没有影响。为了应对叠层像素工艺所引起的工艺挑战,2014年,J.C.Liu等人[8]研究了先进的3D堆叠体系结构并用于1.1μm像素的背照式CMOS图像传感器中。首 次发现在传感器阵列下方贴合电路工作时会使叠层像素的性能退化的机理,同时由于TSV中Si和Cu之间的热膨胀系数的差异导致的机械应力也会影响光电二极管和像素晶体管的性能。通过改善散热能力的叠层结构以解决像素因温度上升所致暗电流的增加问题;通过优化设计TSV阵列和像素晶体管及像素阵列之间的安 全区的距离以及TSV的适当的布局设计,可使通孔3D的连接对传感器性能的影响显 著减少;其暗电流下降为原来的2/5,空白像素性能由5.76×10-4降至3.60×10-4。同年,M.Goto等人[9]报道了采用在绝缘衬底上的硅(SOI)上的直接键合工艺制备的具有与像素并联的A/D变换器的三维集成CMOS图像传感器,以解决多个像素共享TSV或凸点的问题。光电二极管和在SOI上的逆变器层采用金电极直接键合,为每个像素提供在像素内的A/D变换。设计了具有脉冲频率输出ADC,同时制备了具有64像素的传感器样品。所开发的传感器成功采集了视频图像,并具有超过80dB宽动态范围的较好线性度,结果表明,进行像素级的3D集成的高性能CMOS图像传感器是可行的。

       3D堆叠和计算成像是CMOS图像传感器发展的两个主要驱动力。由于3D堆叠技术可把像素阵列和外围电路相分离,因此计算成像的各部分电路块(立体视觉、阵列相机、可重构指令单元阵列等)可以与传感器电路集成在一起并可利用先进的CMOS技术,包括FinFET。2016年,C.C.M.Liu等人[10]开发了1.5V,33M像素的3D叠层CMOS图像传感器,所设计的电路块如比较器、读出器、发射器和锁相环,在逻辑处理中采用数字架构与zui小数量的电阻和电容。所用的三维堆叠技术是芯片的金属面对面,它可以在背照式的像素阵列下面进行3D连接,和传统的利用像素阵列外面面积的TSV技术相比,增加了阵列到芯片的面积比率,达到82.5%。该叠层芯片展示了在均匀33M像素阵列和由4个相同的8.3M像素电路单元所构成的无缝图像读出电路的中心处的3D连接。不用开发新电路,在相同的帧率下可以结合16个紧凑单元用于读取133M像素阵列且节省额外的驱动功率。为了适应高帧速率的高清TV的需求,2016年,T.Arai等人[11]报道了1.1μm像元尺寸33M像素的240fps三维叠层CMOS图像传感器,其具有三级循环结构ADC变换电路。其和文献[6]报道的叠层背照CMOS图像传感器不同(像素晶圆和专用集成电路(ASIC)晶圆之间的连接是通过周边区域的TSV);采用像素晶圆(45nmCMOS工艺)和ASIC晶圆(65nm逻辑CMOS工艺)之间短路径的混合叠层技术以实现像素面积内的连接。1932(H)×4(V)CDS/ADC的阵列处在像素面积之下,减少了像素随机噪声;此外,三级循环结构ADC的流水线和并行操作也有 效减少了转换时间和功耗。该三维的背照式CMOS图像传感器具有低噪声、低功耗和高像元率的特点。

       在采用微型测辐 射热仪焦平面阵列的长波长红外成像领域,采用异构三维集成的方法,可避免单片集成方法中热敏材料难以优化的问题。因为,在异构的三维集成中,微型测辐 射热仪的热敏电阻材料首先在独立的圆片上制备,随后经过晶圆键合、晶圆减薄和后续的微加工而被转移到预制好的CMOS基读出集成电路圆片上。2015年,F.Forsberg等人[12]报道了检测波长8~14μm的硅/锗硅量子阱红外微型测辐 射热仪焦平面阵列,该焦平面阵列由384×288的像素组成,其像素间距为25μm×25μm。已实现了两个不同微型测辐 射热仪的焦平面阵列设计。其一是传统的单层微型测辐 射热仪的设计,硅/锗硅量子阱热敏电阻通过微型测辐 射热仪框架并经由端子和读出电路相连;其二是伞形结构设计,在该设计中微型测辐 射热仪的框架被放置在微型测辐 射热仪的膜之下以实现对像素填充因子的改进,长而窄的框架给热敏电阻和读出电路之间提供一个低热导,硅/锗硅量子阱热敏电阻经由穿孔(孔周围为高掺Si层,孔内为低应力无定形TiAl层)和TiAl框架与读出电路相连。红外焦平面阵列采用CMOS兼容的晶圆键合和真空封装密封MEMS工艺,实现了晶圆级的异构3D集成和封装,且CMOS集成电路的优化和微型测辐 射热仪材料性能相对独立。三维集成技术提供了一种实现大规模并行信号处理光电子微系统的路径,在红外焦平面阵列芯片之下可垂直集成多个信号处理芯片,允许多种像素信号处理电路整合以提供片上模拟数字转换、数据压缩、实时处理或与“智能”成像传感器相关的其他功能。2014年,D.S.Temple等人[13]报道了用于HgCdTe红外焦平面阵列的先进3D混合信号处理器,其像素级的3D互连被排列成256×256高密度格式,TSV孔的间距为30μm、直径为4μm、孔深为30μm。两种读出集成电路,模拟和数字电路分别在两个不同的加工厂采用0.35μm和0.18μmCMOS工艺制备。在叠层工艺中,采用芯片到芯片的焊接,以避免晶圆到晶圆的键合所相关的混合成品率的损失。

       3D集成的叠层读出电路和红外焦平面阵列再混合集成,全像素的工作率可达到99.9%。测量结果表明,TSV中的Cu和W路由结构之间的TSV和接触电阻的总电阻在1Ω量级。隔离电阻由测量TSV中Cu和Si衬底接触之间泄漏电流来确定,其作为电压的函数,在3.3V时大于1.5GΩ。电导测量TSV不同链长度在256×256的TSV表示可操作性超过99.9%。

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